这是过去直至现正在我国单片机操纵编造安排职员不断沿用的步骤，其举措是先空洞后的确。
空洞安排合键是依据嵌入式操纵编造要告终的效力请求，对编造效力细化，分成若干效力模块，画出编造效力框图，再对效力模块举办硬件和软件效力告终的分派。
的确安排囊括硬件安排和软件安排。硬件安排合键是依据功能参数请求对各效力模块所须要利用的元器件举办挑选和组合，其挑选的根基规则即是市集上可能进货到的性价比最高的通用元器件。须要时，须永别对各个没有支配的一面举办搭试、效力检查和功能测试，从模块到编造找到相对优化的计划，画出电途道理图。硬件安排的枢纽一步即是欺骗印造板(PCB)揣测机辅帮安排(CAD)软件对编造的元器件举办结构和布线，接着是印造板加工、装置和硬件调试。
管事量最大的一面是软件安排。软件安排贯穿总共编造的安排历程，合键囊括劳动认识、资源分派、模块划分、流程安排和细化、编码调试等。软件安排的管事量合键聚合正在秩序调试，是以软件调试器械即是枢纽。最常用和最有用的器械是正在线方针：以EDA器械软件和EOS为开拓平台的安排步骤。
跟着微电子工艺本事的生长，各式通用的可编程半定造逻辑器件应运而生。正在硬件安排时，安排师可能欺骗这些半定造器件，慢慢把原先要通过印造板线途互连的若干程序逻辑器件自造成专用集成电途(ASIC)利用，如许，就把印造板结构和布线的纷乱性转换成半定造器件内装备的纷乱性。然而，半定造器件的安排并不须要安排职员有半导体工艺和片内集成电途结构和布线的常识和体会。跟着半定造器件的范围越来越大，可集成的器件越来越多，使印造板上互连器件的线途、装置和调试用度越来越少，不只大大裁减了印造板的面积和接插件的数目，低浸了编造归纳本钱，添补了可编程操纵的矫捷性，更紧要的是低浸了编造功耗，升高了编造管事速率，大大升高了编造的牢靠性和安静性。
如许，硬件安排职员从过去挑选和利用程序通用集成电途器件，慢慢转向本身安排和创造一面专用的集成电途器件，而这些本事是由各式EDA器械软件供给支柱的。
半定造逻辑器件经过了可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL、纷乱可编程逻辑器件CPLD和现场可编程门阵列FPGA的生长历程。其趋向是集成度和速率接续升高，效力接续巩固，布局趋于更合理，利用变得更矫捷和容易。
安排职员可能欺骗各式EDA器械和程序的CPLD和FPGA等，安排和自造用户专用的大范围集成电途。然后再通过自下而上的安排步骤，把用半定造器件安排自造的集成电途、可编程表围器件、所挑选的ASIC与嵌入式微解决器或微支配器正在印造板上结构、布线方针：以IP内核库为安排根底，用软硬件协同安排本事的安排步骤。
20世纪90年代后，进一步动手了从“集成电途”级安排接续转向“集成编造”级安排。目前已进入单片编造SOC(System o-n a chip)安排阶段，并动手进入适用阶段。这种安排步骤不是把编造所须要用到的完全集成电途简便地二次集成到1个芯片上，倘使如许告终单片编造，是不大概到达单片编造所请求的高密度、高速率、高功能、幼体积、低电压、低功耗等目标的，稀少是低功耗请求。单片编造安排要从总共编造功能请求启航，把微解决器、模子算法、芯片布局、表围器件各方针电途直至器件的安排密切贯串起来，并通过开发正在全新理念上的编造软件和硬件的协同安排，正在单个芯片上落成总共编造的效力。有时也大概把编造做正在几个芯片上。由于，实质上并不是完全的编造都能正在一个芯片上告终的;还大概由于告终某种单片编造的工艺本钱太高，乃至于遗失贸易代价。目前，进入适用的单片编造还属简便的单片编造，如智能IC卡等。但几个有名的半导体厂商正正在紧锣密胀地研造和开拓像单片PC如许的纷乱单片编造。
单片编造的安排倘使从零动手，这既不实际也毋庸要。由于除了安排不可熟、未颠末韶华检验，其编造功能和质地得不到保障表，还会由于安排周期太长而遗失贸易代价。
为了加快单片编造安排周期和升高编造的牢靠性，目前最有用的一个途径即是通过授权，利用成熟优化的IP内核模块来举办安排集成和二次开拓，欺骗胶粘逻辑本事GLT(Glue Logic Technology)，把这些IP内核模块嵌入到SOC中。IP内核模块是单片编造安排的根底，事实进货哪一级IP内核模块，要依据现有根底、韶华、资金和其他条目衡量确定。进货硬IP内核模块危急最幼，但付出最大，这是必定的。但总的来说，通过进货IP内核模块不只能能低浸开拓危急，还能俭朴开拓用度，由于大凡进货IP内核模块的用度要低于本身独立安排和验证的用度。当然，并不是所须要的IP内核模块都可能从市集上买获得。为了垄断市。